將去耦電容直接放在IC封裝內可以有效控制EMI并提高信號的完整性，本文從IC內部封裝入手，分析EMI的來源、IC封裝在EMI控制中的作用，進而提出11個有效控制EMI的PCB設計規(guī)則，包括封裝選擇、引腳結構考慮、輸出驅動器以及去耦電容的設計方法等，有助于PCB設計工程師在新的設計中選擇最合適的集成電路芯片，以達到最佳EMI抑制的性能。

現有的系統級EMI控制技術包括：

（1）電路封閉在一個Faraday盒中(注意包含電路的機械封裝應該密封)來實現EMI屏蔽；

（2）電路板或者系統的I/O端口上采取濾波和衰減技術來實現EMI控制；

（3）現電路的電場和磁場的嚴格屏蔽，或者在電路板上采取適當的設計技術嚴格控制PCB走線和電路板層(自屏蔽)的電容和電感，從而改善EMI性能。

 

EMI控制通常需要結合運用上述的各項技術。一般來說，越接近EMI源，實現EMI控制所需的成本就越小。PCB上的集成電路芯片是EMI最主要的能量來源，因此如果能夠深入了解集成電路芯片的內部特征，可以簡化PCB和系統級設計中的EMI控制。

PCB板級和系統級的PCB設計工程師通常認為，它們能夠接觸到的EMI來源就是PCB。顯然，在PCB設計層面，確實可以做很多的工作來改善EMI。然而在考慮EMI控制時，PCB設計工程師首先應該考慮IC芯片的選擇。集成電路的某些特征如封裝類型、偏置電壓和芯片的工藝技術(例如CMOS、ECL、TTL)等都對電磁干擾有很大的影響。本文將著重討論這些問題，并且探討IC對EMI控制的影響。

 

1、EMI的來源

數字集成電路從邏輯高到邏輯低之間轉換或者從邏輯低到邏輯高之間轉換過程中，輸出端產生的方波信號頻率并不是導致EMI的唯一頻率成分。該方波中包含頻率范圍寬廣的正弦諧波分量，這些正弦諧波分量構成工程師所關心的EMI頻率成分。最高EMI頻率也稱為EMI發(fā)射帶寬，它是信號上升時間而不是信號頻率的函數。計算EMI發(fā)射帶寬的公式為：F=0.35/Tr

其中：F是頻率，單位是GHz；Tr是單位為ns(納秒)的信號上升時間或者下降時間。

 

從上述公式中不難看出，如果電路的開關頻率為50MHz，而采用的集成電路芯片的上升時間是1ns，那么該電路的最高EMI發(fā)射頻率將達到350MHz，遠遠大于該電路的開關頻率。而如果IC的上升時間為500ps，那么該電路的最高EMI發(fā)射頻率將高達700MHz。眾所周知，電路中的每一個電壓值都對應一定的電流，同樣每一個電流都存在對應的電壓。當IC的輸出在邏輯高到邏輯低或者邏輯低到邏輯高之間變換時，這些信號電壓和信號電流就會產生電場和磁場，而這些電場和磁場的最高頻率就是發(fā)射帶寬。電場和磁場的強度以及對外輻射的百分比，不僅是信號上升時間的函數，同時也取決于對信號源到負載點之間信號通道上電容和電感的控制的好壞，在此，信號源位于PCB板的IC內部，而負載位于其它的IC內部，這些IC可能在PCB上，也可能不在該PCB上。為了有效地控制EMI，不僅需要關注IC芯片自身的電容和電感，同樣需要重視PCB上存在的電容和電感。

 

當信號電壓與信號回路之間的耦合不緊密時，電路的電容就會減小，因而對電場的抑制作用就會減弱，從而使EMI增大；電路中的電流也存在同樣的情況，如果電流同返回路徑之間耦合不佳，勢必加大回路上的電感，從而增強了磁場，最終導致EMI增加。換句話說，對電場控制不佳通常也會導致磁場抑制不佳。用來控制電路板中電磁場的措施與用來抑制IC封裝中電磁場的措施大體相似。正如同PCB設計的情況，IC封裝設計將極大地影響EMI。

 

電路中相當一部分電磁輻射是由電源總線中的電壓瞬變造成的。當IC的輸出級發(fā)生跳變并驅動相連的PCB線為邏輯“高”時，IC芯片將從電源中吸納電流，提供輸出級所需的能量。對于IC不斷轉換所產生的超高頻電流而言，電源總線始于PCB上的去耦網絡，止于IC的輸出級。如果輸出級的信號上升時間為1.0ns，那么IC要在1.0ns這么短的時間內從電源上吸納足夠的電流來驅動PCB上的傳輸線。電源總線上電壓的瞬變取決于電源總線路徑上的電感、吸納的電流以及電流的傳輸時間。電壓的瞬變由下面的公式所定義：

V=Ldi/dt，

 

其中：L是電流傳輸路徑上電感的值；di表示信號上升時間間隔內電流的變化；dt表示電流的傳輸時間(信號的上升時間)。

由于IC管腳以及內部電路都是電源總線的一部分，而且吸納電流和輸出信號的上升時間也在一定程度上取決于IC的工藝技術，因此選擇合適的IC就可以在很大程度上控制上述公式中提到的所有三個要素。

 

2、IC封裝在電磁干擾控制中的作用

IC封裝通常包括：硅基芯片、一個小型的內部PCB以及焊盤。硅基芯片安裝在小型的PCB上，通過綁定線實現硅基芯片與焊盤之間的連接，在某些封裝中也可以實現直接連接。小型PCB實現硅基芯片上的信號和電源與IC封裝上的對應管腳之間的連接，這樣就實現了硅基芯片上信號和電源節(jié)點的對外延伸。貫穿該IC的電源和信號的傳輸路徑包括：硅基芯片、與小型PCB之間的連線、PCB走線以及IC封裝的輸入和輸出管腳。對電容和電感(對應于電場和磁場)控制的好壞在很大程度上取決于整個傳輸路徑設計的好壞。某些設計特征將直接影響整個IC芯片封裝的電容和電感。

 

首先看硅基芯片與內部小電路板之間的連接方式。許多的IC芯片都采用綁定線來實現硅基芯片與內部小電路板之間的連接，這是一種在硅基芯片與內部小電路板之間的極細的飛線。這種技術之所以應用廣泛是因為硅基芯片和內部小電路板的熱脹系數(CTE)相近。芯片本身是一種硅基器件，其熱脹系數與典型的PCB材料(如環(huán)氧樹脂)的熱脹系數有很大的差別。如果硅基芯片的電氣連接點直接安裝在內部小PCB上的話，那么在一段相對較短的時間之后，IC封裝內部溫度的變化導致熱脹冷縮，這種方式的連接就會因為斷裂而失效。綁定線是一種適應這種特殊環(huán)境的引線方式，它可以承受大量的彎曲變形而不容易斷裂。

 

采用綁定線的問題在于，每一個信號或者電源線的電流環(huán)路面積的增加將導致電感值升高。獲得較低電感值的優(yōu)良設計就是實現硅基芯片與內部PCB之間的直接連接，也就是說硅基芯片的連接點直接粘接在PCB的焊盤上。這就要求選擇使用一種特殊的PCB板基材料，這種材料應該具有極低的CTE。而選擇這種材料將導致IC芯片整體成本的增加，因而采用這種工藝技術的芯片并不常見，但是只要這種將硅基芯片與載體PCB直接連接的IC存在并且在設計方案中可行，那么采用這樣的IC器件就是較好的選擇。

 

一般來說，在IC封裝設計中，降低電感并且增大信號與對應回路之間或者電源與地之間電容是選擇集成電路芯片過程的首選考慮。舉例來說，小間距的表面貼裝與大間距的表面貼裝工藝相比，應該優(yōu)先考慮選擇采用小間距的表面貼裝工藝封裝的IC芯片，而這兩種類型的表面貼裝工藝封裝的IC芯片都優(yōu)于過孔引線類型的封裝。BGA封裝的IC芯片同任何常用的封裝類型相比具有最低的引線電感。從電容和電感控制的角度來看，小型的封裝和更細的間距通常總是代表性能的提高。

 

引線結構設計的一個重要特征是管腳的分配。由于電感和電容值的大小都取決于信號或者是電源與返回路徑之間的接近程度，因此要考慮足夠多的返回路徑。

 

電源和地管腳應該成對分配，每一個電源管腳都應該有對應的地管腳相鄰分布，而且在這種引線結構中應該分配多個電源和地管腳對。這兩方面的特征都將極大地降低電源和地之間的環(huán)路電感，有助于減少電源總線上的電壓瞬變，從而降低EMI。由于習慣上的原因，現在市場上的許多IC芯片并沒有完全遵循上述PCB設計規(guī)則，然而IC設計和生產廠商都深刻理解這種設計方法的優(yōu)點，因而在新的IC芯片設計和發(fā)布時IC廠商更關注電源的連接。

 

理想情況下，要為每一個信號管腳都分配一個相鄰的信號返回管腳(如地管腳)。實際情況并非如此，即使思想最前衛(wèi)的IC廠商也沒有如此分配IC芯片的管腳，而是采用其它折衷方法。在BGA封裝中，一種行之有效的設計方法是在每組八個信號管腳的中心設置一個信號的返回管腳，在這種管腳排列方式下，每一個信號與信號返回路徑之間僅相差一個管腳的距離。而對于四方扁平封裝(QFP)或者其它鷗翼(gull wing)型封裝形式的IC來說，在信號組的中心放置一個信號的返回路徑是不現實的，即便這樣也必須保證每隔4到6個管腳就放置一個信號返回管腳。需要注意的是，不同的IC工藝技術可能采用不同的信號返回電壓。